Главная arrow Администрирование arrow Железо arrow LC72131, LC72131M - PLL синтезатор частоты AM/FM Friday, March 24 2017  
ГлавнаяКонтактыАдминистрированиеПрограммированиеСсылки
UK-flag-ico.png English Version
GERMAN-flag-ico.png Die deutsche Version
map.gif карта сайта
нашли опечатку?

Пожалуйста, сообщите об этом - просто выделите ошибочное слово или фразу и нажмите Shift Enter.

Поделиться:

LC72131, LC72131M - PLL синтезатор частоты AM/FM Версия для печати
Написал microsin   
20.05.2010

Перевод даташита Sanyo на микросхему LC72131, LC72131M.

[Обзор]

Микросхемы LC72131 и LC72131M являются синтезаторами частоты с применением PLL (Phase Locked Loop, ФАПЧ, ФАзовая Подстройка Частоты) для использования в тюнерах переносных магнитол и приемников. С помощью этих микросхем легко реализуются быстродействующие тюнеры AM/FM.

LC72131-DIP22.png LC72131-MFP20.png

[Функциональное описание]

1. Высокоскоростные программируемые делители:
- FMIN для диапазона 10..160 МГц (применяется "глотатель импульсов" pulse swallower с предделителем на 2).
- AMIN для диапазона 2..40 МГц (применяется только pulse swallower, без предделителя на 2 и прямого деления частоты).
- AMIN для диапазона 0.5..10 МГц (применяется прямое деление частоты).
2. IF счетчик (частотомер) - IFIN 0.4..12 МГц частотомер AM/FM.
3. 12 выбираемых опорных частот (при частоте кварца 4.5 или 7.2 МГц) 1, 3, 5, 9, 10, 3.125, 6.25, 12.5, 15, 25, 50 и 100 кГц. Значение опорной частоты либо равно, либо в два раза меньше шага перестройки синтезатора по частоте (зависит от использования предделителя на 2).
4. Компаратор фазы
- управление мертвой зоной
- узел детектирования разблокировки
- узел очистки деадлока
5. Встроенный MOS-транзистор для построения активного фильтра нижних частот
6. Порты ввода-вывода (I/O)
- 4 порта, работающих только на вывод
- 2 порта, работающих либо на вывод, либо на ввод (направление вывода программируется битами IOC1, IOC2 в режиме IN2).
- поддерживается вывод, привязанный к частоте тактов.
7. Последовательный ввод/вывод данных - при обмене данными с управляющим контроллером применяется формат CCB
8. Напряжение питания 4.5..5.5 вольт, рабочая температура -40..85 oC
9. Корпуса DIP22S и MFP20

[Назначение выводов]

LC72131-pin-assignments.png

LC72131-block-diagram.png  

имя
№ ножки
(MFP20)
тип
описание конфигурация
XIN
XOUT

1(1)
22(20)
Xtal OSC
подключение кварца
4.5 или 7.2 МГц
LC72131-pin-XIN-XOUT.png
FMIN 
16(14)
вход для частоты от гетеродина 1. Вход FMIN работает, когда бит DVS во входных данных равен 1
2. Диапазон частот входа FMIN 10..160 МГц
3. Входной сигнал проходит через делитель частоты на 2 и далее проходит на счетчик, пропускающий импульсы (swallow counter)
4. Делитель может быть в диапазоне 272..65535. Но поскольку на входе еще стоит делитель на 2, то действительный коэффициент деления удваивается
LC72131-pin-AMIN-FMIN.png
AMIN
15(13) вход для частоты от гетеродина 1. Вход AMIN работает, когда бит DVS во входных данных равен 0
2. Когда входной бит SNS установлен в 1, то диапазон входных частот 2..40 Мгц, сигнал проходит прямо на счетчик пропуска импульсов (swallow counter), коэффициент деления может быть 272..65535
3. Когда входной бит SNS сброшен в 0, диапазон входных частот 0.5..10 МГц, сигнал поступает прямо на 12-битный делитель частоты, коеффициент деления может быть в диапазоне 4..4095
LC72131-pin-AMIN-FMIN.png
CE
3(2)
разрешение кристалла
Установите эту ножку в лог. 1, когда нужно ввести (DI) или вывести (DO) данные
LC72131-pin-input.png
CL
5(4)
такты
Такты синхронизации для ввода (DI) и вывода (DO) последовательных данных
LC72131-pin-input.png
DI
4(3)
вход данных
Вход последовательных данных, передаваемых от управляющего микроконтроллера в LC72131
LC72131-pin-input.png
DO
6(5)
выход данных Выход последовательных данных, передаваемых от LC72131 в управляющий микроконтроллер LC72131-pin-output.png
VDD 17(15)
питание
Ножка для подачи напряжения питания (VDD = 4.5 .. 5.5 вольт). Когда подается питание, то запускается внутренний узел сброса LC72131  
VSS
21(19)
земля
Общий провод и отрицательный вывод для напряжения питания LC72131
 
~BO1
~
BO2
~
BO3
~
BO4
7(6)
8(7)
9(8)
10(9)
выходной порт
1. Порты, специально предназначенные только для вывода
2. Состояние портов определяется битами ~BO1..~BO4 входных данных (0 - разомкнуто, 1 - лог. 0).
3. На ножку ~BO1 может быть выведен сигнал 8 Гц, для этого бит TBC должен быть установлен в 1.
4. Особое внимание нужно уделять выходу ~BO1, так как у неё выходное сопротивление больше, чем у ~BO2..~BO4.
5. При подключении питания все порты ~BO1..~BO4 устанавливаются в состояние "разомкнуто".
LC72131-pin-output.png
~IO1
~
IO2
11(10)
13(12)
I/O порт
1. Ножки портов I/O, которые могут работать на ввод и на вывод (по выбору).
2. Направление (вход или выход) определяется битами IOC1 и IOC2 (0 - входной порт, 1 - выходной).
3. В случае использования портов как входов их состояние можно прочитать через ножку DO (0 - низкий уровень, 1 - высокий).
4. В случае использования портов как выходов их состояние можно определяется битами IO1 и IO2 (0 - разомкнуто, 1 - лог. 0).
5. После подключения питания эти ножки работают по умолчанию как входы.
LC72131-pin-io.png
PD
18(16)
выход накачки заряда (charge pump)
Выход накачки заряда PLL. Когда частота от гетеродина, вырабатываемая от входа FMIN и AMIN путем деления на N, больше чем опорная частота, то на выходе PD появляется лог. 1. Аналогично, если вырабатываемая от гетеродина частота меньше опорной, то на PD появляется лог. 0. При совпадении частот ножка PD переключается в отключенное (высокоимпедансное) состояние.
LC72131-pin-PD.png
AIN
AOUT

19(17)
20(18)
усилительный LPF (Low Pass Filter) транзистор
n-канальный MOS транзистор, используемый для активного фильтра низких частот PLL
LC72131-pin-AIN-AOUT.png
IFIN
12(11)
вход счетчика частоты IF (вход частотомера)
1. Может принимать частоту в диапазоне 0.4 .. 12 МГц.
2. Входной сигнал напрямую передается на счетчик IF.
3. Результат счета выводится старшим битом вперед (MSB бит первый) с помощью вывода DO.
4. Поддерживается 4 периода измерения: 4, 8, 32 и 64 мс.
LC72131-pin-IFIN.png

[Методы последовательного обмена данными]

Обмен данными с микросхемой LC72131 происходит по протоколу Sanyo CCB (computer control bus), или последовательная шина аудио LSI. Всего используется 3 режима передачи - IN1 (адрес 0x82), IN2 (адрес 0x92), OUT (адрес 0xA2). Адрес задается битами B0..B3, A0..A3.

Режим I/O
Адрес
Функция
B0
B1
B2
B3
A0
A1
A2
A3
IN1 (82h)
0
0
0
1
0
1
0
0

- режим ввода данных для управления (последовательный ввод данных)
- вводится 24 бита данных
- см. структуру DI Control Data (последовательный ввод данных) для подробной расшифровки назначения входных данных

IN2 (92h)
1
0
0
1
0
1
0
0
- режим ввода данных для управления (последовательный ввод данных)
- вводится 24 бита данных
- см. структуру DI Control Data (последовательный ввод данных) для подробной расшифровки назначения входных данных
OUT (A2h)
0
1
0
1
0
1
0
0
- режим вывода данных (последовательный вывод данных)
- количество выводимых бит равно количеству тактовых импульсов
- см. структуру DO Control Data (последовательный вывод данных) для подробной расшифровки назначения выходных данных

LC72131-serial-data.png

[Структура DI Control Data (последовательный ввод данных)]

режим IN1

LC72131-IN1-mode.png

режим IN2

LC72131-IN2-mode.png

[Назначение бит данных DI]

1. Данные для программируемого делителя P0..P15, биты DVS, SNS.

Биты P0..P15 предназначены для программирования коэффициента деления делителя частоты. Бит P15 является старшим (MSB). Назначение младших бит (LSB) зависит от состояния бит DVS и SNS (* звездочка означает, что в этом случае состояние бита не играет роли).

DVS
SNS
LSB
Коэффициент деления (N)
Действительный коэффициент деления
 1 *
P0
272..65535
Удвоенное значение P0..P15
 0 1
P0
272..65535 Значение P0..P15
 0 0
P4
4..4095
Значение P4..P15

Замечание: состояние бит P0..P3 игнорируется, когда младшим битом (LSB) является бит P4.

Кроме влияния на коэффициент деления, биты DVS и SNS влияют на выбор входа делителя чатоты (AMIN или FMIN) и рабочий диапазон частот.

DVS
SNS
вход делителя частоты
рабочий диапазон частот
1 *
FMIN
10..160 МГц
0
1
AMIN
2..40 МГц
0
0
AMIN
0.5..10 МГц

2. Делитель для генератора опорной частоты, биты R0..R3. Бит выбора частоты кварцевого резонатора XS.

В биты R0..R3 записываются данные для выбора опорной частоты (fref). Опорная частота определяет шаг перестройки синтезатора частоты. Т. е., например, для магнитолы RX-ES20 в диапазоне FM (87.5..108 МГц) применяется fref = 25 кГц, что означает шаг перестройки частоты 50 кГц (так как включен дополнительный предделитель на 2), а в диапазоне AM (522..1629 кГц) применяется fref = 9 кГц, что означает шаг перестройки частоты 9 кГц.

R3
R2
R1
R0
Опорная частота (кГц)
0 0
0
0
100
0
0
0
1
50
0
0
1
0
25
0
0
1
1
25
0
1
0
0
12.5
0
1
0
1
6.25
0
1
1
0
3.125
0
1
1
1
3.125
1
0
0
0 10
1
0
0
1
9
1
0
1
0
5
1
0
1
1
1
1
1
0
0
3
1
1
0
1
15
1
1
1
0
запрет PLL, останов Xtal OSC
1
1
1
1 запрет PLL

Замечание:запрет PLL блокирует делитель частоты и счетчик IF (частотомер), при этом ножки FMIN, AMIN, IFIN устанавливаются в pull-down состояние (подтяжка к земле), и ножка накачки заряда фазового детектора PD переходит в состояние высокого сопротивления (отключенное состояние).

Бит XS выбирает тактовую частоту используемого кварцевого резонатора. Если XS=0, то нужно использовать кварц на 4.5 МГц, а если XS=1, то нужен кварц на 7.2 МГц. По умолчанию после включения питания выбрана частота кварца 7.2 МГц.

3. Данные для настройки и запуска частотомера IF - биты CTE, GT0, GT1. См. также IFS.

Бит CTE нужен для запуска частотомера. Если CTE=1, то счетчик частотомера запускает счет, если CTE=0, то счетчик сбрасывается.

Биты GT0 и GT1 определяют период измерения счетчика IF.

GT1
GT0 Время измерения, мс
Время ожидания, мс
0
0
4
3..4
0
1
8
3..4
1
0
32
7..8
1
1
64
7..8

Для подробной информации см. "Структура счетчика IF".

4. Режим работы портов ввода/вывода ~IO1 и ~IO2, биты IOC1 и IOC2.

Запись в эти биты 0 переключают соответствующий порт в режим ввода, запись 1 - в режим вывода. По умолчанию, после включения питания эти порты работают как входы.

5. Данные для выходных портов, биты BO1..BO4, IO1, IO2. См. также IOC1, IOC2.

В этих битах содержатся данные, которые определяют состояние выходного порта. Если в бит записан 0, то соответствующий выход порта разомкнут (ключ не проводит ток), а если записан 1, но на выходе низкий уровень (ключ проводит ток). По умолчанию, после включения питания в эти биты записан 0 (все выходные ключи в разомкнутом состоянии).

6. Биты DOC0, DOC1, DOC2 для управления поведением вывода DO. См. также UL0, UL1, CTE, IOC1, IOC2.

DOC2
DOC1
DOC0
состояние ножки DO
0
0
0
разомкнуто
0
0
1
лог. 0, когда определено состояние разблокировки (unlock state)
0
1
0
end-UC - проверка окончания счета счетчика IF (частотомер)
0
1
1
разомкнуто
1
0
0
разомкнуто
1
0
1
состояние ножки ~IO1. Переходит в состояние разомкнуто, если ножка ~IO1 работает как выходной порт.
1
1
0
состояние ножки ~IO2. Переходит в состояние разомкнуто, если ножка ~IO2 работает как выходной порт.
1
1
1
разомкнуто

Как работает сигнал end-UC (проверка завершения счета счетчика IF в частотомере):

LC72131-DOCx.png

(1) когда сигнал end-UC установлен, и счетчик IF начал счет (например, при изменении бита CTE из 0 в 1), ножка DO автоматически переходит в состояние разомкнуто.
(2) когда завершается измерительный счет счетчика IF, ножка переходит в состояние лог. 0, показывая этим, что процесс счета завершен.
(3) в зависимости от последовательных данных ввода-вывода (ножка CE находится в состоянии лог. 1) ножка DO переходит в состояние разомкнуто.

Внимание! Состояние ножки DO будет разомкнуто во время ввода последовательных данных (в режимах IN1 или IN2 при состоянии CE в лог. 1), независимо от состояния управляющих данных DOC0..DOC2. Также ножка DO во время вывода данных (режим OUT при состоянии CE в лог. 1) будет предоставлять внутренние данные в соответсвии с синхронизацией по ножке CL, независимо от состояния управляющих данных DOC0..DOC2.

7. Данные детектирования рассинхронизации (unlock detection) UL0, UL1. См. также DOC0, DOC1, DOC2.

Эти биты выбирают длительность детектирования ошибки фазы (fiE) для проверки захвата PLL. Фазовая ошибка свыше указанной ширины детектирования рассматривается как состояние рассинхронизации.

UL1
UL0
ширина детектирования fiE
выход детектора
0
0
остановлено разомкнуто
0
1
0
fiE выводится напрямую
1
0
+- 0.55 мкс
fiE расширяется на 1..2 мс
1
1
+- 1.11 мкс fiE расширяется на 1..2 мс

В состоянии рассинхронизации ножка DO переходит в лог. 0 и бит UL в потоке выводимых данных становится в лог. 0.

8. Управляющие данные для компаратора фазы - биты DZ0, DZ1.

Эти биты управляют мертвой зоной фазового компаратора.

DZ1 DZ0 Режим для мертвой зоны
0
0
DZA
0
1
DZB
1
0
DZC
1
1
DZD

Ширина мертвой зоны DZA < DZB < DZC < DZD

9. Вывод опорной частоты 8 Гц - бит TBC (Time Base Clock). См. также BO1.

Если установить бит TBC в лог. 1, то на выходе ~BO1 появляется сигнал 8 Гц (частота вырабатывается от кварца) с коэффициентомзаполнения 40%. В этом режиме состояние бита BO1 не играет никакого значения.

10. Управление выходом накачки заряда PD - бит DLC (DeadLock Clean).

Если DLC=0, то выход накачки работает как обычно, если DLC=1, то на выходе лог. 0. Если возникает мертвая блокировка (deadlock), например по причине понижения до нуля управляющего напряжения VCO (Vtune) и остановки генератора VCO, deadlock может быть сброшен путем принудительного перевода выхода накачки заряда в состояние низкого уровня и установки Vtune на уровень VCC (это узел очистки deadlock).

11. Управление счетчиком IF (частотомер) - бит IFS.

В нормальном состоянии этот бит должен быть установлен в 1. Если установить IFS в 0, то система переходит в режим уменьшения чуствительности, и чуствительность снижается с 10 до 300 mVrms. См. подробнее "IF Counter Operation".

12. Тестовые данные LSI - биты TEST0..TEST3.

Все биты TEST0..TEST3 должны быть установлены в 0. Эти биты устанавливаются автоматически в 0 после включения питания.

13. Не используемый бит DNC, его состояние должно быть установлено в 0.

[Структура DO Output Data (последовательный вывод данных)]

режим OUT

LC72131-OUT-mode.png

1. Данные состояния портов ввода/вывода - биты I1, I2. См. также IOC1, IOC2.

Состояние этих бит защелкивается с состояния ножек IO1 и IO2 портов ввода/вывода. Величины бит I1 и I2 повторяют состояние уровня на соответствующих ножках портов ~IO1 и ~IO2, независимо от того как они настроены - на вход или на выход.

2. Данные о разблокировании PLL - бит UL (PLL unlock). См. также UL0, UL1.

Если UL=0, то означает разблокировано, если UL=1, то значит заблокировано или активен режим остановки детектирования.

3. Двоичные данные со счетчика IF (частотомер) - биты C19..C0. См. также CTE, GT0, GT1.

Эти 20 бит данных защелкиваются с выхода счетчика IF. С19 старший бит (MSB), С0 младший бит (LSB).

[Последовательный ввод данных (IN1/IN2) tSU, tHD, tEL, tES, tEH >= 0.75 мкс, tLC <= 0.75 мкс]

CL в исходном состоянии лог. 1

LC72131-IN1_IN2-CL-high.png

CL в исходном состоянии лог. 0

LC72131-IN1_IN2-CL-low.png

[Последовательный вывод данных (OUT) tSU, tHD, tEL, tES, tEH >= 0.75 мкс, tDC, tDH <= 0.35 мкс]

CL в исходном состоянии лог. 1

LC72131-OUT-CL-high.png

CL в исходном состоянии лог. 0

LC72131-OUT-CL-low.png

Примечание: поскольку ножка DO является выходом с открытым стоком на n-канальном полевом транзисторе, время изменения данных (tDC и tDH) будут отличаться в зависимости от значения номинала pull-up резистора и паразитной емкости дорожек печатной платы.

[Диаграммы времени обмена данными]

Когда CL в паузах находится в состоянии лог. 0

LC72131-serial-timing-CL-low.png

Когда CL в паузах находится в состоянии лог. 1

LC72131-serial-timing-CL-high.png

Параметр
Символ
Ножки
Условия
MIN
норм
MAX
единицы
Время установки данных
tSU
DI, CL
  0.75
    мкс
Время удержания данных
tHD
DI, CL   0.75     мкс
Время такта на лог. 0
tCL
CL   0.75     мкс
Время такта на лог. 1 tCH
CL   0.75     мкс
Время ожидания CE
tEL
CE, CL   0.75    

мкс

Время установки CE
tES
CE, CL   0.75     мкс
Время удержания CE
tEH
CE, CL   0.75     мкс
Время изменения данных для защелки
tLC
        0.75 мкс
Время вывода данных
tDC
DO, CL Может меняться в зависимости от величины pull-up резистора и емкости PCB монтажа.
    0.35 мкс
tDH
DO, CE

[Структура программируемого делителя]

LC72131-programmable-divider-structure.png

DVS
SNS
вход делитель
действительный
коэф. деления N
диапазон вх. частот
МГц
1
*
FMIN
272..65535
удвоенная величина делителя 10..160
0
1
AMIN
272..65535 величина делителя
2..40
0
0
AMIN
4..4095 величина делителя 0.5..10

Примечание: * - состояние бита SNS не имеет значения.

[Примеры расчета делителя]

1. Диапазон FM, шаг перестройки 50 кГц (DVS=1,SNS=*, вход FMIN). Частота приема FM RF = 90 МГц (IF= +10.7 МГц), частота гетеродина FM VCO = 100.7 МГц, PLL fref = 25 кГц (R0=1, R1=1, R2=0, R3=0).

Коэффициент, записываемый в P0..P15 равен (дополнительно делим на 2, так как работает встроенный делитель на 2):
FM VCO / (fref * 2) = 100700 / (25*2) = 2014 (07DEh).

LC72131-programmable-divider-example1.png

2. Диапазон SW (короткие волны), шаг перестройки 5 кГц (DVS=0, SNS=1, выбран вход AMIN, работающий в режиме высоких частот). Частота приема SW RF = 21.75 МГц (IF= +450 кГц), частота гетеродина SW VCO = 22.20 МГц, PLL fref = 5 кГц (R0=0, R1=1, R2=0, R3=1).

Коэффициент, записываемый в P0..P15 равен:
SW VCO / fref = 22200 / 5 = 4440 (1158h).

LC72131-programmable-divider-example2.png

3. Диапазон MW (средние волны), шаг перестройки 10 кГц (DVS=0, SNS=0, выбран AMIN, работающий в диапазоне низких частот). Частота приема MW RF = 1000 кГц (IF= +450 кГц), частота гетеродина MW VCO = 1450 кГц.

Коэффициент, записываемый в P0..P15 равен:
MW VCO / fref = 1450 / 10 = 145 (091h).

LC72131-programmable-divider-example3.png

[Структура частотомера (IF Counter)]

Частотомер, встроенный в LC72131, основан на 20-битном двоичном счетчике IF. Результат измерения (содержимое счетчика) может быть прочитан через ножку DO.

LC72131-IF-counter-structure.png

GT1
GT2
время измерения
период измерения (GT), мс
время одидания (twu), мс
0
0
4
3..4
0
1
8
3..4
1
0
32
7..8
1
1
64
7..8

Частота на входе IF (Fc) измеряется путем подсчета количества имульсов (C), подсчитанных счетчиком IF за выбранный период измерения (GT).

      С
Fc = ----
      GT

[Примеры расчета частоты по содержимому счетчика]

1. Когда период измерения (GT) 32 мс, содержимое счетчика (C) равно 342400 (53980 hex):
IF частота (Fc) = 342400 / 32 мс = 10.7 МГц

LC72131-IF-counter-example1.png

2. Когда период измерения (GT) 8 мс, содержимое счетчика (C) равно 3600 (E10 hex):
IF частота (Fc) = 3600 / 8 мс = 450 кГц

LC72131-IF-counter-example2.png

[Работа частотомера (IF Counter Operation)]

LC72131-IF-counter-operation.png

Перед запуском счетчика IF его нужно заранее сбросить, установив бит CTE в 0. Бит CTE передается в потоке последовательных данных (режим IN1). Счетчик IF запускается при установке бита CTE в 1. Последовательные данные защелкиваются в микросхеме LC72131, когда сигнал CE падает от лог. 1 до лог. 0. Измеряемый сигнал IF должен быть подан на ножку IFIN в период времени между спадом сигнала CE в 0 и самое позднее в момент окончания времени ожидания (см. таблицу бит GT1, GT0). Далее значение счетчика IF должно быть прочитано после окончания периода измерения GT, при этом бит CTE должен быть выставлен в 1 (иначе счетчик IF сбросится).

Внимание! При работе счетчика IF частотомера управляющий микроконтроллер должен проверять состояние сигнала от радиостанции (IF-IC SD, station detect), и только после определения наличия сигнала SD микроконтроллер должен включить выход буфера сигнала IF и выполнить операцию подсчета сигнала IF. Техника автопоиска радиостанций, которая использует только счетчик IF, не рекомендуется, так как возможна утечка для выхода буфера IF, из-за чего возможен ошибочный останов процесса автопоиска на месте, где нет станции.

Стандатная минимальная чуствительность входа IFIN (частоты f в МГц):

бит IFS 0.4 <= f < 0.5
0.5 <= f < 8 8 <= f <= 12
1: нормальный режим
40 mVrms
(0.1..3 mVrms)
40 mVrms
40 mVrms
(1..10 mVrms)
0: режим уменьшения чуствительности
70 mVrms
(10..15 mVrms)
70 mVrms
70 mVrms
(30..40 mVrms)

Примечание: величины в скобках - действительные параметры в качестве образца.

[Диаграммы времени детектирования рассинхронизации]

Состояние рассинхронизации частоты гетеродина и опорной частоты выполняется относительно периода (interval) опорной частоты (fref). Таким образом, определение рассинхронизации требует время бОльшее, чем период опорной частоты. Однако немедленно после смены коэффициента деления N (частоты) детектирование рассинхронизации должно быть выполнено после ожидания как минимум двух периодов опорной частоты. На рисунке показаны диаграммы времени процесса детектирования состояния рассинхронизации.

LC72131-unlock-detection-timing.png

Например, если частота fref 1 кГц, т. е. период равен 1 мс, то после изменения коэффициента деления N нужно ждать как минимум 2 мс перед проверкой состояния рассинхронизации.

LC72131-unlock-detection-circuit.png

На диаграмме ниже показан процесс работы программного обеспечения, определяющего состояние рассинхронизации.

LC72131-unlock-detection-soft-timing.png

В микросхеме LC72131 возможен вывод состояния рассинхронизации в потоке выводимых данных, это состояние запоминается в бите UL. Как только произошло событие рассинхронизации, то оно запоминается в бите UL и не сбрасывается, пока не будет выполнена операция ввода или вывода. На диаграмме показано место вывода данных в точке (1). Хотя частота гетеродина VCO стабилизировалась (locked, произошел захват PLL, или синхронизация), поскольку не было операции вывода данных с тех пор, как поменялся коэффициент деления N, то состояние рассинхронизации пока замомнилось в бите UL. В результате даже если частота уже застабилизировалась, система для микропроцессора остается в состоянии дестабилизации (рассинхронизации).

Таким образом, первое чтение в точке (1), которое было сразу за изменением коэффициента деления N, должно быть проигнорировано. Второе чтение данных в точке (2) покажет верные данные о состоянии синхронизации системы PLL. На диаграмме показан правильный алгоритм определения состояния захвата PLL.

LC72131-locked-state-determination-flowchart.png

Возможен прямой вывод состояния рассинхронизации на ножку DO (путем настройки управляющих битов DOC0..DOC2). Если состояние рассинхронизации выводится на ножку DO (лог. 1 - захват произошел, лог. 0 - рассинхронизация), то не требуется дополнительное чтение данных, описанное в алгоритме выше. После изменения коэффициента деления N состояние захвата может быть проверено сразу после ожидания двух периодов опорной частоты.

[Указания по использованию выхода стабильной частоты 8 Гц]

Может быть запущено генерирование частоты 8 Гц на ножке ~BO1 с помощью бита TBC. При этом на ножке ~BO1 должен использоваться pull-up резистор как минимум 100 кОм. Это необходимо для предотвращения ухудшения характеристики сигнал/шум (C/N) гетеродина VCO, когда применяется фильтр обратной связи (фильтр низкой частоты), основанный на встроенном транзисторе. Поскольку вывод частоты 8 Гц и фильтр низкой частоты имеют общий провод земли внутри микросхемы, то необходимо минимизировать ток от выхода частоты 8 Гц и устранить его влияние на работу фильтра низкой частоты. Также для предотвращения дребезга мы рекомендуем применить триггер Шмидта на входе микроконтроллера, принимающем сигнал частоты 8 Гц.

LC72131-clock-time-base-usage-sch.png

[Указания по мертвой зоне компаратора фазы]

DZ1
DZ0
Режим мертвой зоны Узел накачки заряда
(вывод PD, charge pump)
Мертвая зона
0
0
DZA
ON/ON
-- 0 сек
0
1
DZB
ON/ON
- 0 сек
1
0
DZC
OFF/OFF
+ 0 сек
1
1
DZD
OFF/OFF
++ 0 сек

Поскольку импульсы коррекции все равно присутствуют на выходе накачки заряда PD (когда схема накачки в состоянии ON/ON), даже если произошел захват и стабилизация PLL, то петля обратной связи может легко потерять стабильность. В этом месте нужно предпринять специальные меры, когда разрабатывается схема приемника.

В состоянии ON/ON могут быть следующие проблемы:
- side band generation (не смог перевести этот термин. Возможно имеется в виду генерация по соседнему каналу или в рабочем диапазоне) из-за утечки частоты.
- side band generation из-за огибающей импульсов коррекции и утечки низкой частоты.

Схемы, в которых есть мертвая зона (OFF/OFF), имеют хорошую стабильность петли обратной связи PLL, но у них трудно получить высокие параметры отношения сигнал/шум (C/N). С другой стороны, хотя просто получить высокое отношение сигнал/шум для схем без мертвой зоны, у них трудно получить высокую стабильность петли обратной связи PLL. Таким образом, может быть еффективным выбор режима DZA или DZB, который не имеет мертвой зоны, в приложениях, тредующих на FM соотношение сигнал/шум свыше 90..100 dB, или в которых желательно увеличить границу несущей AM стерео. В другом случае мы рекомендуем выбрать DZC или DZD (режимы с мертвой зоной) - для приложений, которые не требуют высокое FM соотношение сигнал шум и в которых либо не используется AM стерео, либо может быть достигнута необходимая граница несущей AM стерео.

Мертвая зона может быть описана следующим образом. Компаратор фазы сравнивает частоту fp (выход программируемого делителя)  и опорную частоту fr, как показано на рисунке 4. Хотя характеристики схемы (см. рисунок 5) таковы, что выходноенапряжение пропорционально разности фаз (линия A), есть область (называемая мертвой зоной), в которой невозможно сравнить малую разность фазы в реальной микросхеме, поскольку имеются задержки, шумы и другие факторы (линия B). Величина мертвой зоны должна быть как можно меньше для аппаратуры с высоким отношением сигнал/шум.

Однако в аппаратуре широкого потребления применяется повышенная мертвая зона, поскольку она упрощает реализацию схемы. Это происходит потому, что возможна утечка радиосигнала от смесителя в гетеродин VCO и модулирование сигнала гетеродина VCO, когда приходит сигнал слишком высокого уровня. Когда мертвая зона узкая, схема выводит импульсы коррекции и этот вывод может модулировать гетеродин VCO и генерировать биения радиочастоты.

LC72131-base-receiver-diagram.png LC72131-phase-detector-characteristic.png
Рис. 4
Рис. 5

[Указания по использованию выводов FMIN, AMIN, IFIN]

Развязывающие конденсаторы должны быть размещены как можно ближе к соответствующим ножкам. Желательна емкость порядка 100 пФ. В частности, если используется емкость 1000 пФ и выше для вывода IF (частотомер), время установки уровня смещения увеличивается и может произойти некорректный подсчет, связанный с временем ожидания.

[Указания по измерению частоты (счет по IF)]

Вместе с временем счета IF должен использоваться сигнал SD (определение сигнала радиостанции). Микроконтроллер должен анализировать присутствие сигнала IF-IC SD (детектирование станции) и включать буфер счетчика IF только в том случае, если присутствует сигнал SD. Схемы, в которых автопоиск реализован только подсчетом IF не рекомендуются, поскольку они могут остановиться в точке без сигнала из-за утечки выхода от буфера счетчика IF.

[Техника использования ножки DO]

В дополнение к использованию вывода DO как выхода данных, вывод DO может использоваться для проверки завершения счета счетчика IF и для выхода детектирования рассинхронизации.

[Выводы для подключения питания]

Должен быть установлен между выводами VDD и VSS конденсатор как минимум 2000 пф для устранения шума. Конденсатор должен быть помещен как можно ближе к выводам VDD и VSS.

[Состояние ножек после спроса при подаче питания]

LC72131-pin-states-after-power-ON-reset.png

[Пример использования (корпус MFP20)]

LC72131-app-example-MFP20.png

[Absolute Maximum Ratings при температуре 25 oC, VSS 0 V

LC72131-absolute-max-ratings.png

[Allowable Operating Rates при температуре -40..+85 oC, VSS 0 V]

LC72131-allowable-operating-ranges.png

Примечания: * рекомендованные значения CI для кварцев - CI <= 120 Ом для кварцев 4.5 МГц и CI <= 70 Ом для кварцев 7.2 МГц.

Пример применения кварца:

LC72131-oscillator-capacitors.png

Примененый кварцевый резонатор - HC-49/U (производитель Kinseki Ltd.), CL = 12 пф, C1 = C2 = 15 пФ.

[Электрические характеристики для Allowable Operating Rates при температуре -40..+85 oC, VSS 0 V]

LC72131-electrical-for-allowable-operating-ranges.png

[Ссылки]

1. AVR-USB-MEGA16: управление радиотрактом магнитолы RX-ES20 от компьютера.

Последнее обновление ( 03.06.2010 )
 

Комментарии  

  1. #3 Булат
    2014-04-0219:28:30 Там в управлении ничего сложного нет, сначала отправляем конфигурацию (один раз достаточно), потом частоту-шаг-диапазон, все просто.
  2. #2 Максим
    2014-03-1017:43:59 А можно пару примеров настройки этой микросхемы. То есть, допустим, мне надо настроится на 100.0 МГц в FM. Что мне для этого надо сделать? То, что нужно записать в IN1 я видел, но что нужно записать в IN2?
  3. #1 Stoni
    2012-03-1023:21:41 Спасибо! Когда-то сидел, разбирался с минимумом информации, когда разобрался - хотел написать статью. А тут уже все готово! Да и не смог бы я так красиво…

Добавить комментарий

:D:lol::-);-)8):-|:-*:oops::sad::cry::o:-?:-x:eek::zzz:P:roll::sigh:

Защитный код
Обновить

< Пред.   След. >

Top of Page
 
microsin © 2017